Cadence基于台积电N4工艺交付16GT/s UCIe Gen1 IP
我要评论我们很高兴展示基于台积电成熟 N4 工艺打造的基积电Gen1 UCIe IP 的 16GT/s 眼图。该 IP 一次流片成功且眼图清晰开阔，于台艺交为寻求 Die-to-Die连接的基积电客户再添新选择。
图1：CadenceUCIe IP 的于台艺交 16GT/s 接收端眼图
UCIe 提供芯片间连接，支持跨技术节点的基积电异构集成。凭借我们经过流片验证的于台艺交 D2D IP，这一突破为我们共有的基积电客户在多芯片设计实施上提供了更大灵活性。这建立在我们先前展示的于台艺交 16GT/s IP 成功基础上，其标准和先进的基积电 3nm 封装设计均已被 IEEE 会议收录。
广泛的于台艺交测试旨在最大限度地覆盖用例，这一直是基积电 Cadence 芯片验证的基石。为此，于台艺交我们在台积电 N4 工艺上的基积电 UCIe 测试芯片集成了三对（而非一对）芯片间连接，成功演示了跨多种通道长度的于台艺交数据传输。芯片对间距分别为 5mm、基积电15mm 和 25mm，基板尺寸为 50mm×50mm。
图2：Cadence 采用大尺寸基板设计测试多种通道长度
与所有 UCIe-SP 测试芯片一样，发射端（Tx）眼图也输出至商用示波器，实现对信号质量的实时监测。这进一步证明了设计的稳健性，并让我们能更深入地了解这款低功耗、高速 IP 的性能。
图3：16GT/s 发射端输出眼图
（连接至示波器，PRBS23 码型）
自 2018 年以来，Cadence 一直是高速 D2D 连接领域值得信赖的 IP 合作伙伴。此次最新的 16GT/s UCIe 流片演示延续了我们的征程。
欢迎联系我们，一起探讨 Cadence 丰富的 D2D 经验及广泛的芯片间连接 IP 组合如何助力加速您的分解式设计。
相关文章
我们很高兴地宣布AMDAlveo 媒体加速产品组合 AMA ）SDK 1.2.1 版本发布，从而进一步扩展 AMD Alveo MA35D 媒体加速卡功能。此版本中的新功能包括：支持 Alma 9.42026-07-11
近日，以“显示无处不在·映照万千气象”为主题的第六届世界显示产业创新发展大会在成都举行，此次大会是新型显示产业领域的一场盛会，汇聚了全球显示产业的前沿力量，共同探讨新产品、新技术的发展方向。作为世界显2026-07-11
精彩回顾丨为昕科技出席EDTEST2024深圳大会并发表重要演讲
2024电子设计与测试技术大会EDTEST2024）在深圳圆满举办，以“一起硬创，为您而生”为核心主题，深度聚焦电磁兼容、电源技术、信号完整性及元器件创新等，通过精彩纷呈的技术讲座与实战案例分享，深度2026-07-11
近日，全球领先的电子设计自动化(EDA)和半导体IP供应商新思科技(Synopsys, Inc.)宣布了一项重大技术创新——推出业界首款超以太网IP和UALink IP解决方案。这一创新旨在满足高性能2026-07-11
Microchip推出12按钮MTCH2120交钥匙触摸控制器
为了助力设计人员快速将机械按钮升级为现代触摸按钮或显示屏，MicrochipTechnology Inc.(微芯科技公司)近期推出了12按钮MTCH2120交钥匙触摸控制器。这一创新产品为设计人员提供2026-07-11
法国量子计算领域的领先初创公司Quobly近日宣布了一项关于容错量子计算技术的重大里程碑。该公司报告称，其研发的FD-SOI(全耗尽绝缘体上硅)技术有望成为商业量子计算领域的可扩展平台，为量子计算的未2026-07-11
最新评论